Entwicklung einer latenz- und bandbreiten-optimierten Bridge zur transparenten Anbindung von FPGAs and Standard-CPUs

Abstract

PCI und PCI Express haben sich als Standardschnittstellen zur Anbindung von Peripherie an Standard-CPUs bewährt. Mit FPGA-basierten PCI- und PCI Express-Einsteckkarten besteht die Möglichkeit, die CPU um eine frei konfigurierbare Komponente zur Anbindung von Peripherie zu erweitern. Deren Einsatzgebiete, wie z.B. die Regelung von mechatronischen Systemen oder die Echtzeitbildverarbeitung, stellen hohe Anforderungen an die Datenübertragung bzgl. Latenz und Bandbreite. Diese Arbeit beschreibt die Entwicklung einer latenz- und bandbreitenoptimierten Bridge zum Austausch von Zugriffen zwischen PCI bzw. PCI Express und einem On-Chip-Bus innerhalb eines FPGAs. Basierend auf den im Institut für Robotik und Mechatronik (DLR) eingesetzten Einsteckkarten, wurde die Struktur der Bridge unter den Aspekten Bandbreite und Latenz entwickelt und in VHDL implementiert. Anhand von Messungen wurden die verschiedenen konfigurierbaren Implementierungsparameter der Bridge und deren Auswirkungen auf Latenz und Bandbreite hin untersucht. Dafür wurde eine Testumgebung entwickelt, die Latenz und Bandbreite von Schreib- und Lesezugriffen zwischen PCI bzw. PCI Express und dem On-Chip-Bus misst. Anhand dieser Messungen wurden Gesetzmäßigkeiten für die Implementierungsparameter abgeleitet, welche eine optimale Konfiguration der Bridge je nach Applikation und Hardware ermöglicht.