elib
DLR-Header
DLR-Logo -> http://www.dlr.de
DLR Portal Home | Imprint | Privacy Policy | Contact | Deutsch
Fontsize: [-] Text [+]

Entwicklung einer latenz- und bandbreiten-optimierten Bridge zur transparenten Anbindung von FPGAs and Standard-CPUs

Bahls, Thomas (2008) Entwicklung einer latenz- und bandbreiten-optimierten Bridge zur transparenten Anbindung von FPGAs and Standard-CPUs. Master's. DLR-Interner Bericht. DLR-IB 515-2008/42, 156 S.

[img] PDF - Registered users only
2MB

Abstract

PCI und PCI Express haben sich als Standardschnittstellen zur Anbindung von Peripherie an Standard-CPUs bewährt. Mit FPGA-basierten PCI- und PCI Express-Einsteckkarten besteht die Möglichkeit, die CPU um eine frei konfigurierbare Komponente zur Anbindung von Peripherie zu erweitern. Deren Einsatzgebiete, wie z.B. die Regelung von mechatronischen Systemen oder die Echtzeitbildverarbeitung, stellen hohe Anforderungen an die Datenübertragung bzgl. Latenz und Bandbreite. Diese Arbeit beschreibt die Entwicklung einer latenz- und bandbreitenoptimierten Bridge zum Austausch von Zugriffen zwischen PCI bzw. PCI Express und einem On-Chip-Bus innerhalb eines FPGAs. Basierend auf den im Institut für Robotik und Mechatronik (DLR) eingesetzten Einsteckkarten, wurde die Struktur der Bridge unter den Aspekten Bandbreite und Latenz entwickelt und in VHDL implementiert. Anhand von Messungen wurden die verschiedenen konfigurierbaren Implementierungsparameter der Bridge und deren Auswirkungen auf Latenz und Bandbreite hin untersucht. Dafür wurde eine Testumgebung entwickelt, die Latenz und Bandbreite von Schreib- und Lesezugriffen zwischen PCI bzw. PCI Express und dem On-Chip-Bus misst. Anhand dieser Messungen wurden Gesetzmäßigkeiten für die Implementierungsparameter abgeleitet, welche eine optimale Konfiguration der Bridge je nach Applikation und Hardware ermöglicht.

Item URL in elib:https://elib.dlr.de/56671/
Document Type:Monograph (DLR-Interner Bericht, Master's)
Title:Entwicklung einer latenz- und bandbreiten-optimierten Bridge zur transparenten Anbindung von FPGAs and Standard-CPUs
Authors:
AuthorsInstitution or Email of AuthorsAuthors ORCID iD
Bahls, ThomasFH MünchenUNSPECIFIED
Date:17 November 2008
Open Access:No
Gold Open Access:No
In SCOPUS:No
In ISI Web of Science:No
Number of Pages:156
Status:Published
Keywords:Latenz, Bridge, FPGA, CPU, PCI Express
Department:Fakultät für Elektrotechnik und Informationstechnik
HGF - Research field:Aeronautics, Space and Transport (old)
HGF - Program:Space (old)
HGF - Program Themes:W SY - Technik für Raumfahrtsysteme
DLR - Research area:Space
DLR - Program:W SY - Technik für Raumfahrtsysteme
DLR - Research theme (Project):W - Weiterentwicklung Robotik - Telerobotik und Autonomie (old)
Location: Oberpfaffenhofen
Institutes and Institutions:Institute of Robotics and Mechatronics (until 2012) > Robotic Systems
Deposited By: Laskey, Jessica
Deposited On:12 Dec 2008
Last Modified:12 Dec 2013 20:34

Repository Staff Only: item control page

Browse
Search
Help & Contact
Information
electronic library is running on EPrints 3.3.12
Copyright © 2008-2017 German Aerospace Center (DLR). All rights reserved.