Entwicklung einer modularen parametrisierbaren Rechenarchitektur für die digitale Signalverarbeitung auf FPGAs

Abstract

In modernen Robotersystemen wird häufig eine große Anzahl an Aktuatoren und Sensoren verbaut. Dadurch entstehen große Datenmengen, welche ausgewertet und verarbeitet werden mussen. Um hohe Abtastraten für Regelalgorithmen zu ermöglichen, werden am Institut fur Robotik und Mechatronik ¨ (RM) des Deutschen Zentrums fur Luft- und Raumfahrt e.V. (DLR) Field Programmable Gate Arrays (FPGAs) eingesetzt, um Sensordaten abzufragen und die Gelenke zu regeln. Der Entwurf von digitalen Schaltungen für die Signalverarbeitung und Regelung auf FPGAs basiert dabei üblicherweise auf der Verwendung von mehreren Modulen fur die Berechnung und externe Kommunikation. Diese werden uber anwendungsspezifische Logik miteinander verbunden. Dabei lassen sich die Parameter der Signalverarbeitungs- oder Regelstrecke nicht zur Laufzeit anpassen, weshalb der FPGA für Änderungen erneut programmiert werden muss. Das Ziel der Arbeit ist daher die Entwicklung einer modularen und parametrisierbaren Rechenarchitektur auf Basis des Wishbone Standards, um die Entwicklungszeit von Signalverarbeitungs- und Regelungssystemen auf FPGAs zu verkurzen. Dabei werden zwei mögliche Architekturen auf Basis eines Shared Bus sowie eines Crossbar Switch vorgestellt und miteinander bezuglich Ressourcenbedarf und maximal erreichbarer Abtastraten verglichen. Die Architektur mit Shared Bus stellt sich als wesentlich ressourceneffizienter heraus. Die Abtastraten sind dabei geringer, für die betrachteten Anwendungen jedoch trotzdem ausreichend. Daher wird diese Variante implementiert und uber eine Testanwendung zur Signalverarbeitung in Simulation und auf Hardware verifiziert und validiert.