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Exploiting error detection latency for parity-based soft error detection

Aydos, Gökce und Fey, Görschwin (2016) Exploiting error detection latency for parity-based soft error detection. In: IEEE International Test Conference (TC), Seiten 1-6. IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems (DDECS), 2016-04-20 - 2016-04-22, Kosice, Slowakei. doi: 10.1109/DDECS.2016.7482440. ISBN 978-1-5090-2467-4.

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249kB

Offizielle URL: http://ieeexplore.ieee.org/document/7482440/

Kurzfassung

Local triple modular redundancy (LTMR) is often the first choice to harden a flash-based FPGA application against soft errors in space. Unfortunately, LTMR leads to at least 300% area overhead. We propose a parity-based error detection approach, to use the limited resources of space-proven flash-based FPGAs more area-efficiently; this method can be the key for fitting the application onto the FPGA. A drawback of parity-based hardening is the significant impact on the critical path. To alleviate this error detection latency, pipeline structures in the design can be utilized. According to our results, this eliminates from 22% to 65% of the critical path overhead of the unpipelined error detection. Compared with LTMR, the new approach increases the critical path overhead of LTMR by a factor varying from 2 to 7.

elib-URL des Eintrags:https://elib.dlr.de/105827/
Dokumentart:Konferenzbeitrag (Vortrag)
Titel:Exploiting error detection latency for parity-based soft error detection
Autoren:
AutorenInstitution oder E-Mail-AdresseAutoren-ORCID-iDORCID Put Code
Aydos, GökceNICHT SPEZIFIZIERTNICHT SPEZIFIZIERTNICHT SPEZIFIZIERT
Fey, GörschwinNICHT SPEZIFIZIERTNICHT SPEZIFIZIERTNICHT SPEZIFIZIERT
Datum:2016
Erschienen in:IEEE International Test Conference (TC)
Referierte Publikation:Ja
Open Access:Nein
Gold Open Access:Nein
In SCOPUS:Ja
In ISI Web of Science:Nein
DOI:10.1109/DDECS.2016.7482440
Seitenbereich:Seiten 1-6
ISBN:978-1-5090-2467-4
Status:veröffentlicht
Stichwörter:Field programmable gate arrays, Redundancy, Software, Computer architecture, Aerospace electronics, Data handling, Pipelines, reliability, Cross-Level Fault Handling
Veranstaltungstitel:IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems (DDECS)
Veranstaltungsort:Kosice, Slowakei
Veranstaltungsart:internationale Konferenz
Veranstaltungsbeginn:20 April 2016
Veranstaltungsende:22 April 2016
HGF - Forschungsbereich:Luftfahrt, Raumfahrt und Verkehr
HGF - Programm:Raumfahrt
HGF - Programmthema:Technik für Raumfahrtsysteme
DLR - Schwerpunkt:Raumfahrt
DLR - Forschungsgebiet:R SY - Technik für Raumfahrtsysteme
DLR - Teilgebiet (Projekt, Vorhaben):R - Small Sat Kleinsatelliten (alt), R - Systemtechnologien (alt)
Standort: Bremen
Institute & Einrichtungen:Institut für Raumfahrtsysteme > Avioniksysteme
Hinterlegt von: Mörz, Martina
Hinterlegt am:25 Aug 2016 09:31
Letzte Änderung:24 Apr 2024 20:10

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